수평의 한계를 수직으로 돌파하다

삼성전자 반도체연구소, 게이트 피치 42nm 3D 적층 트랜지스터 세계 최초 구현
2026 VLSI Symposium Best Paper  |  삼성전자 반도체연구소 Logic TD팀

2026 VLSI Symposium 제출 논문 1,000편 이상 중 최고 평가 받아 Best Paper 선정

삼성전자 반도체연구소 Logic TD팀이 2026 VLSI Symposium에서 게이트 피치^[1] 42nm 수준의 3D Stacked FET(3차원 적층 전계효과 트랜지스터^[2]) 구조를 세계 최초로 구현했다고 발표했다. 해당 논문은 2026 VLSI Symposium Best Paper로 선정됐으며, 업계에서 물리적 한계로 여겨온 수평 방향 집적도(단위 면적 안에 얼마나 많은 트랜지스터를 넣을 수 있는지를 나타내는 지표) 제약에 대한 구조적 돌파구로 주목받고 있다.

V-NAND, HBM의 흐름이 Logic으로

‘아파트’가 된 트랜지스터 — 수평 배치의 물리적 한계

로직 반도체(CPU·GPU처럼 연산과 제어를 담당하는 반도체) 고객들의 핵심 요구사항은 단위 면적당 트랜지스터 수를 최대화하는 것이다. 트랜지스터 간격을 줄이다 보면 소자 사이를 전기적으로 격리하는 절연체(전기가 통하지 않도록 막아주는 물질)도 함께 얇아지는데, 일정 두께 이하가 되면 절연 효과가 사라져 소자 오동작이 발생한다. 수평 방향 집적에는 물리적 하한선이 존재한다는 의미다.

Q. 기존 트랜지스터 기술이 가지고 있던 한계는 무엇이었는지?

“메모리는 햄버거와 같은 패스트푸드에, 로직은 파인 다이닝에 비유할 수 있습니다. 로직 제품은 고객의 요구사항을 맞춰야 하고, 최근 그 요구사항은 단위 면적당 트랜지스터 개수를 최대한 늘려달라는 것입니다.

트랜지스터 간격을 줄이다 보면 절연체가 얇아지는데, 일정 두께 이하에서는 절연 효과가 없어집니다. 트랜지스터 사이에 전류가 흐르게 되어 소자가 동작하지 않게 되는 것이죠.

소자를 수직으로 올리면, 수평 방향의 절연체 두께 제약이 사라집니다. 소자 개수가 2개에서 1개로 줄어드는 대신, 단위 면적당 소자 크기는 기존의 2배 이상이 됩니다. 마치 단독주택 밀집 지역에서 옆집 소음을 피하기 위해 복층 주상복합으로 진화한 것과 같습니다.”

— 삼성전자 반도체연구소 Logic TD팀 정영채 TL

2D vs. 3D — 집적도 2배의 구조적 근거

수평 구조에서 절연체 두께는 소자 간 수평 간격에 직접 영향을 미친다. 반면 수직 구조에서는 상·하부 소자를 분리하는 절연체 두께가 수직 방향으로 정의되므로, 수평 면적과 무관하다. 이론상 같은 수평 면적 안에 두 배의 소자를 구현할 수 있는 셈이다.

42nm — 업계 최소 기록 경신

이번 논문 발표 이전까지 업계 최소 게이트 피치 기록은 48nm였다. 연구팀은 이를 42nm로 낮추며 새로운 기준을 제시했다.

Q. ’42nm 게이트 간격’이 차세대 로직 반도체 공정에서 갖는 기술적 의미는?

“42nm 게이트 간격은 트랜지스터 하나의 가로 크기를 나타냅니다. 당사 논문이 발표되기 전까지 업계 최소 크기는 48nm였고, 당사가 발표한 42nm는 현재까지 산업계에서 세계 최초로 구현한 세계 최소 크기의 트랜지스터입니다.

소자 크기뿐 아니라, 나노시트 채널(전류가 흐르는 초미세 얇은 막) 단수에서도 상·하부 각 3단(3/3단)으로 기존 2/2단을 넘어선 세계 최고 수준이며, 상·하부 연결 방식도 I자 형태의 직접 관통 연결(RBC)을 세계 최초로 구현했습니다.”

— 삼성전자 반도체연구소 Logic TD팀 권욱현 마스터

가장 어려웠던 것: 깊고 좁은 공간을 뚫고 채우다

수직 적층 구조에서는 종횡비^[3]가 높아질수록 식각(Etch, 반도체 재료를 화학적·물리적으로 깎아내는 공정) 난이도가 급격히 상승한다. 특히 위아래 트랜지스터를 수직으로 곧장 뚫어 연결하는 방식인 RBC(RX Bounded Contact)^[4] 공정이 이번 연구의 최대 기술 난제였다.

Q. 연구를 시작할 당시 가장 어렵게 느껴졌던 기술적 과제는?

“수직 방향으로 쌓는 구조이다 보니 종횡비가 증가합니다. 고층 빌딩과 빌딩 사이를 굴삭기로 파내는 것을 상상하시면 됩니다. 파낸 부분을 절연체나 금속으로 채울 때도 입구가 좁고 높다 보니 빈 공간(Void) 없이 깔끔하게 채우는 것이 매우 어렵습니다.

기존 방식이 트랜지스터 측면을 활용해 ‘ㄷ’자 형태로 우회 연결하는 방식(Wrap-around Contact)이었다면, 이번에 개발한 RBC는 위아래 트랜지스터를 수직으로 ‘I’자 형태로 곧장 뚫어 연결하는 방식입니다. 3배 이상 깊이를 뚫어야 해 공정 난이도가 매우 높습니다.”

— 삼성전자 반도체연구소 Logic TD팀 황동훈 수석 연구원

추석 연휴 10일, 팀 전원이 현장을 지켰다

VLSI 제출 일정을 역산하면 핵심 공정인 RBC를 2025년 10월 내 완성해야 했다. 하필 그 달에 최대 10일 연속 황금연휴인 추석이 있었다. 연구팀이 어떻게 이 일정을 소화했는지 직접 들었다.

Q. 연구 과정에서 결정적인 돌파구를 찾은 순간, 생각나는 에피소드가 있다면?

“팀원들이 자체적으로 근무 일정을 짜고, 근무자 없는 날이 없도록 휴가를 반납하면서 추석 연휴 일일 대응 계획을 수립했습니다. 공정개발팀도 비상 대응 인력을 편성해 주었고요.

특히 갓 결혼한 신혼인 에치팀 여성 연구원이 시댁 방문 일정을 변경하면서까지 출근해 긴급 이슈를 대응해 주었고, 주저자인 황동훈님은 연휴 내내 출근해 RBC 개발 진척 사항을 직접 챙겼습니다.

AlO HM이라는 새로운 소재를 활용한 공정 방식을 시도했으나 실제 웨이퍼(반도체 원판) 검증에서 기대만큼의 효과가 없어 전략을 전면 수정했고, 4번의 시도 끝에 최적 공정을 확보했습니다. Flash와 DRAM에서 수직형 소자를 만들었던 공정팀의 경험이 밑거름이 되어 원팀 스피릿으로 위기를 돌파한 결정적 장면으로 기억합니다.”

— 삼성전자 반도체연구소 Logic TD팀 정영채 TL

전력 효율 2배, 성능 100% 향상 — AI 칩 설계를 바꾼다

연구팀은 이 구조가 양산화될 경우 전력 효율과 성능 모두에서 현재 세대 전환 대비 질적으로 다른 수준의 개선을 기대할 수 있다고 말한다.

학계·업계가 주목한 이유

Q. 이번 연구가 학계와 업계에서 높게 평가받은 핵심 이유는 무엇이라고 생각하는지?

“세계에서 가장 작은 소자를, 세계 최초로 수직 방향으로 적층했다는 기술적 성과를 높이 평가받았다고 생각합니다.

트랜지스터 크기뿐 아니라, 전류 통로인 채널을 위아래 트랜지스터에 각각 3층씩(기존 2/2단)까지 구현해 세계 최고 수준을 달성했고, 위아래 연결 방식도 세계 최초로 수직 관통 연결 방식(RBC)으로 구현했습니다. 복합적인 기술 우수성이 인정받은 결과라고 생각합니다.”

— 삼성전자 반도체연구소 Logic TD팀 권욱현 마스터

Q. 이번 연구 성과를 한 마디로 정의한다면? 지금 이 기술에 주목해야 하는 이유는?

“수평 방향 소자 크기 감소의 한계를, 수직 적층 구조로 극복했다는 것이 핵심입니다.

2개의 면적을 차지하던 트랜지스터를 수직으로 쌓아 1개의 면적에 2개의 트랜지스터를 구현했습니다. 단순 계산으로 같은 면적에 2배 더 많은 트랜지스터를 넣을 수 있는 혁신적 구조입니다. 주목해야 할 가치가 충분한 기술입니다.”

— 삼성전자 반도체연구소 Logic TD팀 정영채 TL

다음은 Ring Oscillator와 SRAM — 회로 구현으로 나아간다

연구팀은 이번 성과를 ‘벽돌을 만든 단계’로 규정한다. 이 벽돌로 실제 회로라는 집을 짓는 것이 다음 과제다.

Q. 이번 연구를 토대로 앞으로 어떤 후속 연구나 기술 개발을 계획하고 있는지?

“이번 연구는 로직 제품을 구성하는 가장 기본 단위인 n형·p형 트랜지스터(각각 전류를 ON/OFF하는 방향이 다른 두 종류의 트랜지스터)를 수직으로 적층한 것입니다. 건축으로 비유하면 벽돌을 만든 것입니다.

이 벽돌로 집을 짓기 위한 기둥과 뼈대, 즉 Ring Oscillator(회로가 정상 동작하는지 확인하는 테스트 회로)와 SRAM(고속 임시 메모리 회로)을 개발해 제품화를 위한 다음 걸음을 내딛으려 합니다.”

— 삼성전자 반도체연구소 Logic TD팀 권욱현 마스터

삼성전자 반도체연구소 Logic TD팀은 이번 42nm 게이트 피치 3D Stacked FET 구현이 로직 반도체가 한 평면 위에 담을 수 있는 트랜지스터의 한계를 수직 공간으로 확장하는 기점이라고 강조했다. 평면에서 수직으로, 반도체가 더 작고 강력해지는 무대가 바뀌고 있다.

2026 VLSI Symphosium Best Paper를 수상한 논문에 대한 상세한 설명은 삼성전자 반도체 공식 웹사이트 테크블로그에서 열람할 수 있다.

본 기사는 삼성전자 반도체연구소 Logic TD팀 서면 인터뷰를 토대로 작성되었습니다.

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[1]게이트 피치(Gate Pitch): 인접한 게이트 중심 간 거리. 이 값이 작을수록 단위 면적당 더 많은 트랜지스터를 배치할 수 있어 집적도의 핵심 지표로 쓰인다.
[2]트랜지스터(Transistor): 전기 신호를 증폭하거나 스위칭하는 반도체 소자. 현대 디지털 회로의 기본 단위로, 최첨단 칩 하나에 수백억 개가 집적된다.
[3]종횡비(Aspect Ratio): 구조물의 높이 대 폭의 비율. 3D 적층 구조에서 종횡비가 높아질수록 식각(Etch) 및 증착(Deposition) 공정의 난이도가 급격히 증가한다.
[4]RBC(RX Bounded Contact): 상·하부 트랜지스터를 수직 방향으로 직접 관통해 연결하는 콘택트 방식. 기존 측면 우회 방식(Wrap-around Contact) 대비 공정 난이도가 높으나 소자 면적 절감에 유리하다.