삼성전자는 Arm과의 협력을 통해 팹리스 기업의 최첨단 GAA 공정에 대한 접근성을 높이고, 차세대 제품 개발에 소요되는 시간과 비용을 최소화할 계획이다.

삼성전자 파운드리 사업부 Design Platform개발실 계종욱 부사장은 “Arm과의 협력 확대를 통해 양사 고객들에게 생성형 AI 시대에 걸맞는 혁신을 지원하게 됐다”며 “삼성전자와 Arm은 다년간 쌓아 온 견고한 파트너십을 통해 최첨단 기술과 노하우를 축적해 왔으며, 이번 설계 기술 최적화를 통해 팹리스 고객들에게 최선단 GAA 공정 기반 초고성능, 초저전력 Cortex-CPU를 선보이겠다”고 말했다.

이번 협업은 다년간 Arm CPU IP를 삼성 파운드리의 다양한 공정에 최적화해 양산한 협력의 연장선이다.

양사 간 협업으로 팹리스 고객들은 생성형 AI 시대에 걸맞는 SoC 제품 개발 과정에서 Arm의 최신형 CPU 접근이 용이해진다.

삼성전자의 최선단 GAA 공정을 기반으로 설계된 Arm의 차세대 Cortex-X CPU는 우수한 성능과 전력효율로 최고의 소비자 경험을 제공할 것으로 기대된다.

삼성전자와 Arm의 협력은 팹리스 기업에게 적기에 제품을 제공하면서도 우수한 PPA (Power: 소비전력, Performance: 성능, Area: 면적)를 구현하는 것에 초점을 맞춘다.

양사는 이를 위해 협력 초기부터 설계와 제조 최적화를 동시에 처리하는 DTCO(Design-Technology Co-Optimization)를 채택해 Arm의 최신 설계와 삼성전자의 GAA 공정의 PPA 개선 효과를 극대화했다.

생성형 AI는 새로운 소비자 경험을 제공하는 제품의 핵심 요소로 꼽히고 있다. 양사는 이번 파트너십으로 삼성전자의 GAA 공정을 기반으로 Arm의 차세대 Cortex-X CPU의 접근성을 극대화하고, 고객의 제품 혁신을 지원할 방침이다.

Arm 클라이언트 사업부 수석 부사장 겸 총괄 매니저인 크리스 버기(Chris Bergey)는 “삼성전자와의 오랜 협력관계를 통해 다년간 혁신을 지속할 수 있었다. 삼성 파운드리의 GAA 공정으로 Cortex-X와 Cortex-A 프로세서 최적화를 구현하여 양사는 모바일 컴퓨팅의 미래를 재정립하고, AI 시대에 요구되는 성능과 효율을 제공하기 위해 혁신을 거듭할 것”이라고 말했다.

양사는 이번 협업을 계기로 다양한 영역에서 협력 확대를 위한 초석을 마련했다. 양사는 차세대 데이터센터 및 인프라 맞춤형 반도체를 위한 2나노 GAA와 미래 생성형 AI 모바일 컴퓨팅 시장을 겨냥한 획기적인 AI 칩렛 솔루션을 순차적으로 선보일 계획이다.

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삼성전자가 세계 최초로 GAA(Gate-All-Around) 기술을 적용한 3나노(nm, 나노미터) 파운드리 공정 기반의 초도 양산을 시작했습니다.

3나노 공정은 반도체 제조 공정 가운데 가장 앞선 기술이며, 차세대 트랜지스터 구조인 GAA 신기술을 적용한 3나노 공정 파운드리 서비스는 전 세계 파운드리 업체 중 삼성전자가 유일합니다.

삼성전자는 3나노 공정의 고성능 컴퓨팅(HPC, High-Performance Computing)용 시스템 반도체를 초도 생산한데 이어, 모바일 SoC 등으로 확대해 나갈 예정입니다.

삼성전자 파운드리사업부장 최시영 사장은 “삼성전자는 파운드리 업계 최초로 ‘하이-케이 메탈 게이트(High-K Metal Gate)’, 핀펫(FinFET), EUV 등 신기술을 선제적으로 도입하며 빠르게 성장해 왔고, 이번에 MBCFET GAA기술을 적용한 3나노 공정의 파운드리 서비스 또한 세계 최초로 제공하게 됐다”며, “앞으로도 차별화된 기술을 적극 개발하고, 공정 성숙도를 빠르게 높이는 시스템을 구축해 나가겠다”고 밝혔습니다.

* High-K Metal Gate: 공정이 미세화 될수록 증가하는 누설전류를 효과적으로 줄일 수 있도록 절연 효과가 높은 High-K 물질을 적용한 것
* MBCFET: Multi-Bridge Channel Field Effect Transistor

나노시트 형태의 독자적인 MBCFET GAA 기술 세계 첫 적용

삼성전자는 이번에 반도체를 구성하는 트랜지스터에서 전류가 흐르는 채널(Channel) 4개면을 게이트(Gate)가 둘러 싸는 형태인 차세대 GAA 기술을 세계 최초로 적용했습니다.

채널의 3개면을 감싸는 기존 핀펫 구조와 비교해, GAA 기술은 게이트의 면적이 넓어지며 공정 미세화에 따른 트랜지스터 성능 저하를 극복하고 데이터 처리 속도와 전력 효율을 높이는 차세대 반도체 핵심 기술로 손꼽힙니다.

또한 삼성전자는 채널을 얇고 넓은 모양의 나노시트(Nanosheet) 형태로 구현한 독자적 MBCFET GAA 구조도 적용했습니다.

나노시트의 폭을 조정하면서 채널의 크기도 다양하게 변경할 수 있으며, 기존 핀펫 구조나 일반적인 나노와이어(Nanowire) GAA 구조에 비해 전류를 더 세밀하게 조절할 수 있어 고성능·저전력 반도체 설계에 큰 장점이 있습니다.

설계 공정 기술 최적화를 통한 극대화된 PPA 구현

삼성전자는 나노시트 GAA 구조 적용과 함께 3나노 설계 공정 기술 공동 최적화(DTCO, Design Technology Co-Optimization)를 통해 PPA(Power:소비전력, Performance:성능, Area:면적)를 극대화했습니다.

삼성전자 3나노 GAA 1세대 공정은 기존 5나노 핀펫 공정과 비교해 전력 45% 절감, 성능 23% 향상, 면적 16% 축소되었고, 이어 GAA 2세대 공정은 전력 50% 절감, 성능 30% 향상, 면적 35% 축소됩니다.

삼성전자는 앞으로 고객 요구에 최적화된 PPA, 극대화된 전성비(단위 전력당 성능)를 제공하며, 차세대 파운드리 서비스 시장을 주도해 나갈 계획입니다.

SAFE 파트너와 지난해부터 3나노 설계 인프라/서비스 제공

공정이 미세화되고 반도체에 더 많은 기능과 높은 성능이 담기면서, 칩의 설계와 검증에도 점점 많은 시간이 소요됩니다.

삼성전자는 시높시스(Synopsys), 케이던스(Cadence) 등 SAFE(Samsung Advanced Foundry Ecosystem) 파트너들과 함께 3나노 공정 기반의 반도체 설계 인프라/서비스를 제공함으로써, 고객들이 빠른 시간에 제품 완성도를 높일 수 있도록 시스템을 강화해 나갈 계획입니다.

상카 크리슈나무티(Shankar Krishnamoorthy) 시높시스 실리콘 리얼라이제이션그룹(Silicon Realization Group) 총괄 매니저는 “시높시스는 삼성전자와 장기적·전략적 협력관계를 유지하고 있습니다. 삼성전자와의 GAA기반 3나노 협력은 향후 시높시스의 디지털 디자인, 아날로그 디자인, IP 제품으로 계속 확장되어, 주요 고성능 컴퓨팅 어플리케이션을 위한 차별화된 SoC를 제공할 것이다”고 말했습니다.

톰 베클리(Tom Beckley) 케이던스 Custom IC&PCB 그룹 부사장 겸 총괄 매니저는 “삼성전자 3나노 GAA 기반 제품 양산을 축하하며, 케이던스는 삼성전자와 협력해 자동화된 레이아웃으로 회로 설계와 시뮬레이션에서 생산성을 높일 수 있는 서비스를 제공합니다. 케이던스는 더 많은 테이프아웃(설계 완료) 성공을 위해 삼성전자와 협력을 계속해 나가겠다”고 말했습니다.

한편, 삼성전자는 7월 중 관계부처와 협력사 관계자 등이 참석한 가운데 3나노 양산을 기념하는 행사를 화성캠퍼스에서 진행할 계획입니다.

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